Wire是Verilog HDL硬件描述语言的核心数据类型，属于线网型变量，默认用于表示数字电路中模块间的物理连接关系。其外文名与关键词名称一致，输入信号和模块端口默认类型均为wire，未显式声明时视为1位标量 。
wire变量通过assign语句进行连续赋值，在模块例化时作为信号连接介质，不具备数据存储功能，输入变化直接反映输出。该类型综合后对应物理导线，若连接寄存器型变量将导致综合错误。与reg类型不同，wire不能直接在always块中赋值 。
作为Verilog语法的基础要素，wire类型从早期版本即被定义为标准数据类型，用于建模组合逻辑电路中的信号传导机制。多位宽连线需通过wire [width-1:0]语法显式声明以提升代码可读性 。
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